Weltneuheit: IBM bricht die Ein-Nanometer-Schallmauer mit neuer 3D-Chiparchitektur

IBM hat auf dem VLSI-Symposium 2026 den weltweit ersten Chip vorgestellt, dessen Transistoren unter die Ein-Nanometer-Grenze schrumpfen. Das neue 0,7-Nanometer-Bauteil, das IBM intern als „Nanostack“ bezeichnet, packt knapp 100 Milliarden Transistoren auf eine Fläche von etwa einem Fingernagel. Das ist fast doppelt so viele wie auf IBMs 2-nm-Chip aus dem Jahr 2021. Damit betritt die Halbleiterindustrie das sogenannte Ångström-Zeitalter, in dem Transistorabmessungen sich der Größe einzelner Atome annähern. Der Durchbruch kommt zu einem Zeitpunkt, an dem die klassische Methode, Chips leistungsfähiger zu machen, nämlich Transistoren immer kleiner zu bauen, an physikalische Grenzen stößt.

Dreidimensionale Architektur statt flächigem Schrumpfen

Der entscheidende Unterschied liegt im Bauprinzip. Bisherige Chips nutzen sogenannte Nanosheets, eine Technologie, die IBM 2015 erfand und die inzwischen in 3-nm- und 2-nm-Chips weltweit zum Einsatz kommt. Nanostack geht einen Schritt weiter: Statt Transistoren auf einer Ebene immer kleiner zu machen, stapelt IBM sie vertikal übereinander. Durch diese dreidimensionale Sequenzintegration lässt sich mehr Rechenleistung auf gleicher Fläche unterbringen, ohne die physikalischen Grenzen des Siliziums zu überschreiten.

Ein weiterer Vorteil: Jede gestapelte Schicht kann aus einem anderen Halbleitermaterial bestehen. Ingenieur:innen können so Leistung und Energieverbrauch in jeder Ebene unabhängig voneinander optimieren, statt einen einheitlichen Kompromiss für den gesamten Chip einzugehen. Die Transistorkanäle selbst messen rund fünf Nanometer, also etwa 15 Siliziumatome in einer Reihe. Jay Gambetta, Direktor der IBM Research und IBM Fellow, sagte dazu: Man mache keine kleineren Transistoren mehr, man erfinde neu, wie Chips gebaut werden.

Labortests bestätigen Funktionstüchtigkeit

IBM hat die neue Architektur experimentell validiert. Dazu gehören ultradünne dielektrische Verbindungsschichten in der CMOS-Integration, die Demonstration von Dual-Channel-Engineering sowie ein funktionsfähiger CMOS-Inverter mit erwartetem Schaltverhalten. Diese Tests zeigen, dass Nanostack-Chips nicht nur auf dem Reißbrett existieren, sondern tatsächlich gefertigt werden können und echte Berechnungen ausführen.

Gegenüber dem 2-nm-Vorgänger verspricht IBM bis zu 50 Prozent mehr Rechenleistung oder alternativ eine um 70 Prozent geringere Energieaufnahme, was KI-Systemen, Cloud-Infrastruktur und künftiger Unterhaltungselektronik zugutekommen soll. Auf dem VLSI 2026 präsentierten IBM-Forscher:innen zudem Ergebnisse zur Speicherarchitektur: Die SRAM-Zellen schrumpfen um 40 Prozent. Für KI-Anwendungen ist das bedeutsam, weil sie auf hohe Speicherbandbreite angewiesen sind und sich mehr Arbeitsspeicher näher am Prozessor unterbringen lässt.

Fünf Jahre bis zur Serienproduktion

IBM selbst produziert keine Massenprozessoren. Das Unternehmen entwickelt Chiparchitekturen und lizenziert sie an Fertigungspartner wie Samsung, Intel, TSMC sowie an das japanische Start-up Rapidus, das IBMs Technologie für seine 2-nm-Produktion einsetzt. An der Forschungsanlage in Albany im US-Bundesstaat New York arbeitet IBM gemeinsam mit Lam Research, Tokyo Electron und SCREEN Semiconductor Solutions an Prozessen für die High-NA-EUV-Lithographie, ein Belichtungsverfahren, das für die nächste Chipgeneration unverzichtbar ist.

Die früheste kommerzielle Nutzung von Nanostack-Chips erwartet IBM in etwa fünf Jahren. Die neue Architektur soll dem Unternehmen zufolge mindestens ein weiteres Jahrzehnt an Skalierungsfortschritten ermöglichen und damit die Grundlage für zukünftige KI-Beschleuniger, Quantencomputer und andere rechenintensive Anwendungen legen.